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CS4245
SWITCHING CHARACTERISTICS - CONTROL PORT - SPI FORMAT
Inputs: Logic 0 = DGND = AGND = 0 V, Logic 1 = VLC, C L = 30 pF.
Parameter
CCLK Clock Frequency
RESET Rising Edge to CS Falling
CS High Time Between Transmissions
CS Falling to CCLK Edge
CCLK Low Time
CCLK High Time
CDIN to CCLK Rising Setup Time
Symbol
f sck
t srs
t csh
t css
t scl
t sch
t dsu
Min
-
500
1.0
20
66
66
40
Max
6.0
-
-
-
-
-
-
Units
MHz
ns
? s
ns
ns
ns
ns
CCLK Rising to DATA Hold Time
CCLK Falling to CDOUT Stable
Rise Time of CDOUT
Fall Time of CDOUT
Rise Time of CCLK and CDIN
Fall Time of CCLK and CDIN
(Note 32)
(Note 33)
(Note 33)
t dh
t pd
t r1
t f1
t r2
t f2
15
-
-
-
-
-
-
50
25
25
100
100
ns
ns
ns
ns
ns
ns
32. Data must be held for sufficient time to bridge the transition time of CCLK.
33. For f sck <1 MHz.
RST
CS
t srs
t css
t scl
t sch
t csh
CCLK
CDIN
t r2
t f2
t dsu
t dh
t pd
CDOUT
Figure 11. Control Port Timing - SPI Format
28
DS656F3
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